DFT设计实战(四)

DFT设计实战(一)

DFT设计实战(二)

DFT设计实战(三)

用tmax输出scan的testbench,stil2verilog始终没有启动,怎么办?

DFT设计实战(四)

幸好对mentor的工具也熟悉,于是采用tessent软件里面的STILVerify将pa tterns转成Verilog格式的testbench:

命令:

stilverify pat.stil -VErilog tb.v

DFT设计实战(四)

生成的testbench如下:

DFT设计实战(四)

顶层名需要修改为设计名:

DFT设计实战(四)

修改后如下:

DFT设计实战(四)

注意到顶层tb.v的激励:

DFT设计实战(四)

顶层tb.v的配置:

DFT设计实战(四)

DFT设计实战(四)

打开tb.v.po.name看看:

DFT设计实战(四)

开始simulation:

DFT设计实战(四)

DFT设计实战(四)

欢迎加入技术交流群,先加我微信,我拉你进群!

DFT设计实战(四)

谢阅读,别走!点赞、关注、转发后再走吧

DFT设计实战(四)

部分文章索引:

如何对ICG过约束:set_clock_gating_check

芯片ECO(一)

详解GDSII文件

详解SPEF文件

详解SPI协议

详解I2C协议

详解GearBox设计原理

详解set_clock_gating_style命令

【MCU】Cortex-M3 SoC的主栈指针

低功耗设计之Multi-Bit Cell

剖析数字后端site、track、pitch的概念

Verilog中,2b1x和2’b0x造成的仿真器、综合器的mismatch!

【剖析】傅里叶变换、拉普拉斯变换、Z变换

【剖析】傅里叶变换、拉普拉斯变换、Z变换(二)

芯片设计之CDC异步电路(五)

芯片设计之CDC异步电路(四)

芯片设计之CDC异步电路(三)

芯片设计之CDC异步电路(二)

芯片设计之CDC异步电路(一)

OCV分析计算

低功耗设计之Power Switch Cell

深度剖析“异步复位、同步撤离”

芯片后仿(二)

时钟切换clk_switch

8B/10B、64B/66B编解码(一)

8B/10B、64B/66B编解码(二)

剖析FPGA怎么实现“超前进位加法器”(一)

剖析FPGA怎么实现“超前进位加法器”(二)

FPGA原型验证-时钟门控的替换

行波进位/超前进位加法器详解

AES加密算法(一)

Cadence Voltus-功耗分析&IR-drop(一)

Cadence Voltus-功耗分析&IR-Drop(二)

Cadence Voltus-功耗分析&IR-drop(三)

Cadence Voltus-功耗分析&IR-drop(四)

本文转载自公众号全栈芯片工程师,版权归原作者所有,不代表本站观点,如有侵权请与本站联系,本站将第一时间删除

免责声明:文章内容来自互联网,本站不对其真实性负责,也不承担任何法律责任,如有侵权等情况,请与本站联系删除。
转载请注明出处:DFT设计实战(四) https://www.yhzz.com.cn/a/9850.html

上一篇 2023-04-20 19:36:06
下一篇 2023-04-20 19:38:54

相关推荐

联系云恒

在线留言: 我要留言
客服热线:400-600-0310
工作时间:周一至周六,08:30-17:30,节假日休息。