复位概述
复位作为电子系统中最常见的信号同时也是最重要的信号，它对工程师整体的设计表 现有着极大的影响。复位信号可能深刻影响设计的性能表 现，功耗，面积等等。对于一个优秀的系统设计，很难不把复位信号当成一个关键信号来设计。
同步的代码可能会综合出LUTs，Registers，SRLs，Block or LUT memory，DSP48 registers。对复位方式的不同选择以及对复位的使用不同会影响基本元件的选择。可能会引入更多或者更少的资源，影响整体设计的表 现，功耗，甚至会导致系统运行异常。
什么时候什么地方使用复位？
对于很多新入门工程师来讲，很少会评估是否需要复位信号，绝大所数都是使用提供的模板，对所有的信号进行复位，尽管可能不是那么必要，如果是这样会增 加资源，对复位时序也会产生影响，所以评估是否需要复位是很有必要的。
对赛灵思器件而言，厂家对FPGA提供了专用的全局复位（GSR）。这个信号在配置结束会把所有的时序元件都设置为一个初始的值。如果这个初始值没有被指定，大多数情况下都会被设置为0。每个器件都会在配置结束设置为一个定值，因此，有些上电时单一目的复位必要性不是很大。下面代码初始化registers和latches的指定初始值。
所以像之前所诉述，工程师应该仔细考虑和评估什么时候，什么地方需要复位。因为不必要的复位可能会导致诸多的问题。限制复位的使用可能具备的优势：
限制全局复位网络的扇出减少复位路径的互联简化复位路径的时序分析提升整体设计的性能表 现，面积，功耗等功能性的仿真是可以容易区分复位是否需要，所以建议去评估每一个同步模块是否需要复位，尽量减少在未评估真实需要复位的情况下就引入复位。
同步复位异步复位
同步复位就是复位信号在时钟触发边沿才有效，简单讲敏感列表中没有复位信号，异步复位在复位信号被置位后即有效，简单说敏感列表中存在复位信号。如下面两段Verilog代码：
只要具有可复位的触发器，那么异步复位就可以生效
异步复位不会在数据路径引入其他逻辑
异步复位缺点反断言阶段，即复位移除阶段，复位信号沿如果距离时钟触发沿很近，则可能发生亚稳态，那么复位状态可能会丢失，也就是常说的符合Recovery Time以及Removal Time（类似Setup Time和Hold Time）
板子的毛刺和噪声可能引起虚假复位。
其他的一些缺点已经在（同步复位相比较异步复位有以下特点）上面小节阐述。
注意：异步复位都应该同步释放，以处理可能出现的亚稳态和异常情况，如下面所示代码：
当需要去除一些复位信号时，直接注释掉相关的代码是不合适并且会引入非预期的结构以及会导致异常问题。如下面的代码，注释掉复位代码块里的din_dly1和din_dly2会让复位信号成为寄存器的使能信号，显然属于引入无关逻辑，可能会引起设计的问题。如图一为未注释代码前综合出的异步复位电路，图二为直接注释掉复位区域信号的代码。产生这种问题也很容易理解，代码逻辑就是非复位状态din_dly1和din_dly2才能工作。
当遇到需要去除一些寄存器的复位信号时，记住一个基本原则：一个时序模块不可以混合不同复位类型的寄存器，简单讲就是不能出现不复位的寄存器和复位的寄存器，只要使用复位信号，那么时序模块的寄存器都应该复位。那么需要去除一些寄存器的复位信号应该怎么办?同样功能的代码如下，将复位的寄存器放入一个always块中，不需要复位的寄存器放入另一个always块中。图三是实际综合出的电路也是实际期望的电路，没有引入其他逻辑。
总结：本篇文章主要总结复位类型和其优缺点，在不同的情形下对复位类型选择进行权衡，尤其要评估一些不需要复位的情况，以实现设计的更优性能表 现。具体的内容还可以查阅参考文献所列内容。
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参考文献
[^1]:Asynchronous & Synchronous Reset Design Techniques – Clifford E. Cummings
[^2]:UltraFast Design Methodology Guide for Xilinx FPGAs and SoCs – UG949
[^3]: OpenSource -AlexForencich
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