DAC/ADC IC上的集成硬化DSP改进了宽带多通道系统-集成电路符号i c 含义

作者：Travis Collins and Charles Frick

介绍

在过去的几十年中，无线系统的通道数和带宽 稳步增长。这些现代电信、雷达和仪器仪表系统的驱动因素是其数据速率和整体系统 性能要求。但是，这些要求也有所增加 功率包络和系统复杂性，使得功率密度和组件级特性变得更加重要。

为了帮助解决其中的一些限制，半导体行业在相同的硅尺寸上集成了更多通道，从而降低了每个硅基底面的功耗。 渠道要求。此外，半导体公司正在整合 数字前端具有更复杂的功能，可简化片外硬件 历史上在专用集成电路 （ASIC） 中实现的设计 或现场可编程门阵列 （FPGA） 结构。这些功能的范围可以从 滤波器、下变频器或数控振荡器 （NCO） 等通用组件，适用于更复杂的应用特定操作。

信号调理和校准问题只会变得更加复杂 在开发高通道数系统时。此体系结构可能需要 每个通道具有独特的滤波器或其他数字信号处理（DSP）模块，从而 使向强化 DSP 的转变对于节能更加重要。

本文介绍了利用 16 通道发射和 16 通道接收子阵列，其中所有发射和接收通道均为 使用数字化仪集成电路 （IC） 内的硬化 DSP 模块进行校准。 由此产生的多通道系统在尺寸上提供了性能改进， 与其他架构相比，重量和功率。在比较 对于系统的FPGA资源利用率，很明显，硬化 DSP模块解决了多通道平台设计人员面临的重大挑战。

数字信号处理模块

真实世界的信号，无论是用于合成还是接收，都需要一定量的信号 分析或处理，以共同实现任何所需的性能 应用。补偿信号链幅度下降的常用方法 或平坦度是利用补偿滤波器。图1是增益示例 以及设计和用于校正给定频带上的缺陷的平坦度补偿滤波器，从而产生更理想的响应 用于下游应用。

图1.ADC在整个频率范围内的幅度平坦度响应可以通过数字滤波得到改善。

对于多通道系统，此处理必须允许对 基于每个通道，以隔离每个通道相对于另一个通道的性能。 因此，该系统中使用单独的DSP模块来实现通道 相位和幅度对齐，同时在 感兴趣的传递带。由于每个通道和系统都是唯一的，因此 DSP 必须 专门针对该配置、环境和硬件批次进行了调整。

数字上/下变频器模块

本文的结果高度利用了数字上变频器（DUC）DSP模块和 数字下变频器 （DDC） DSP 模块并置在单片 DAC 和 模数转换器。DUC 和 DDC 框图示例揭示了常用的内部结构 其中的数据路径如图 2 所示。这些 DUC 和 DDC 模块可以用于 许多有用的目的：

转换器采样率的插值 （DUC） 和抽取 （DDC） 比较 数字接口的数据速率。

转换待合成DAC数据（DUC）的频率和 数字化 ADC 数据 （DDC）。

将接口上传输的数字数据通道化至基带 处理器 （BBP）。

为每个通道启用数字增益，以生成更接近 系统的完整量程值。

允许注入简单的数字音调，以简化系统启动，而无需 需要数字数据链路。

根据公共参考对齐每个通道的相位。

通常希望将数字数据速率卸载到或从 转换器与转换器的采样率不同，以节省系统 电源并提高整体系统灵活性。因此，数字上变频器和 下变频器模块通常被实现。DUC模块允许来自BBP的发射波形数据以低于DAC采样率的速率传输， 从而允许DAC在 这个更高的速率，如图2顶部的插值子块所示。 同样，DDC模块允许以更高速的ADC对接收输入进行数字化处理 采样率在被抽取之前，然后以较低的数据速率发送到BBP， 如图2底部的抽取子块所示。

图2.DUC 和 DDC 模块现在在转换器 IC 中提供了许多有用的 DSP 功能。

此外，在数字域中通常需要频率转换 合成或分析更高频率的模拟信号，与 这些信号通过数字接口发送到BBP或从BBP发送。许多系统 利用 DUC 和 DDC 中的复值 NCO 来实现这一点 频率转换，如图2所示。士官可以被视为数字化 可用作本振（LO）等效信号的信号发生器， 当发送到也包含在 DUC/DDC 中的数字混音器中时，可以增加 发送到DAC的发射波形频率（如DUC案例）或 降低从ADC发送的接收波形频率（如DDC中） 案例）。通常，当发生数字频率转换时，这些输出 DDC内的数字混频器变得复值，使得同相（I） 正交相位（Q）信号可以沿单个数字通道传播 最终附加到唯一的ADC采样实值数据。同样， 将复值信号输入到DUC数字增益模块的数字混频器 在被发送到合成实值信号的唯一DAC之前，在其输出端变为实值。

此外，DUC 和 DDC 允许用户实现多个数字通道 在转换器的瞬时带宽内。这会导致更多的数据流 能够被BBP合成和/或分析，而不是数量 子阵列本身中的转换器。结果是一个可以提供的系统 改进了两个窄通道情况下的信号合成或分析 希望分开很远。

如图2所示，数字增益模块也经常出现在DUC中。 和 DDC。数字增益通过提供静态数字码值来实现 子块中另一个数字混音器的输入。使用此功能允许 用户实现的码值更接近满量程值提供的数量 用于数字接口的位数。同样，直流偏移连续波 （CW） 可以通过简单地提供连续的音调来注入音调而不是基带数据 静态代码值到数字混音器的一个端口中。这使用户可以轻松地 通过DAC将发射CW音合成到模拟域，而无需 需要与BBP建立JESD204B或JESD204C数据链路。

此外，相位偏移模块通常在NCO的输出端实现， 如图2所示。这些相位偏移可用于校正与 系统。由于每个 DUC 和 DDC 都包含自己的 NCO，因此允许一种方法 只需偏移 对于给定的NCO频率，NCO的相位按确定的量。结果， 当与可用的多芯片同步算法结合使用时，是 所有通道之间的确定性相位关系，可以使用 这些 NCO 相位偏移。1图3显示了严格实现相位对准前后16个同时接收I/Q数据的实验结果 通过为每个接收数据路径设置所需的 NCO 相位偏移值。注意 这些数字校正还可以校正射频和微波损伤 位于每个通道的前端网络中。

图3.实验结果显示，严格使用数字化仪IC上DDC模块中提供的复杂NCO相位偏移，对16个已相位对齐（但未幅度对齐）的接收通道同时捕获I/Q。

可编程有限脉冲响应滤波器

而位于NCO输出端的相位偏移模块可用于创建相位 在单一频率下对准，子阵列校准通常需要相位对准 在整个感兴趣的整个频段。此外，幅度均衡， 其中所有通道相对于公共参考通道具有标称相同的幅度，以及幅度增益趋平化，其中所有通道都具有 需要相对于频率的不变幅度响应。

为了获得宽带相位和幅度校正，通常使用另一个DSP模块 受雇。这些模块称为有限脉冲响应（FIR）滤波器。2FIR滤波器是DSP中大量使用的一种数字滤波器，其系数决定了 输入数字信号的幅度和相位响应。允许这些的系统 要改变的系数被视为可编程FIR（pFIR）滤波器，并允许 用户可以为每个通道生成自己所需的幅度和相位响应。

使用pFIR实现通道幅度对齐和增益平坦化

用于演示宽带幅度的系统的高级框图 相位对齐以及增益平坦化如图4所示。这个系统 使用四个数字化IC，每个包含四个发送和四个 接收模拟通道，或 8 个发射和 8 个接收数字通道。什么时候 使用系统中的所有四个数字化IC，总共16个发送和16个接收模拟 实现信道，或32个发射和32个接收数字信道。分开 锁相环（PLL）频率合成器IC用于提供转换器采样时钟 信号到每个数字化 IC。此外，时钟缓冲器IC用于提供 多芯片同步所需的数字参考和系统参考时钟 算法。1系统首先配置为在S波段内运行，并设置了 NCO频率使得所有发射和所有接收通道的模拟信号在2.7 GHz时相同。使用的DAC采样率为12 GSPS，平台 在第一个奈奎斯特中合成发射通道。ADC 采样速率为 4 GSPS 平台在第二个奈奎斯特捕获接收通道。

图4.该高级系统框图用于演示多通道相位和幅度均衡/平坦度。

如图5所示，附加的16发送/16接收校准板 用于简明扼要地将组合通道传输信号环回每个 单个接收通道，以便同时捕获所有接收 可以获得通道。然后，系统的PLL频率合成器使用以下命令对齐 自己的相位调整块，以及发射通道和接收 通道使用中提供的NCO相位偏移模块粗略对齐 分别是 DUC 和 DDC。这导致子系统大致 相位对齐在校准频率处，如图3所示，但 尚未实现幅度对齐。虽然本文使用16发送/16接收校准板对系统进行电气对准，但类似的 使用系统校准可以在空中获得配置 反射器还有助于纠正任何天线通道间异常。

图5.测试设置输出发射（红色）信号，然后使用附加的 16 发射/16 接收校准板组合所有发射信号。然后，该组合信号被均匀分割并循环回每个接收（橙色）通道。16 发射/16 接收校准板位于图像顶部，与本文中使用的单独 Quad-MxFE™ 平台配合使用。可以调整PLL/频率合成器信号（绿色），以校正平台上有意引入的热损伤。

如图4所示，96抽头pFIR滤波器位于每个滤波器的输出端 ADC，使得每个ADC通道的相位和幅度响应可以 在整个ADC采样速率的频率范围内相互对齐。 因此，这会将pFIR置于ADC和DDC模块之间。因此， 数字接口的数据速率与pFIR速率的数据速率不同，因此 了解频率转换和速率抽取量 系统需要使用pFIR进行通道幅度对齐。由于真实 本文在每个ADC的输入端（pFIR输入端）对数据进行采样 是真正的价值。此外，系统设计是可配置的，因此 每个ADC对的pFIR模块是实现的解决方案，如双实数所示 图 4 中的块。或者，这允许将I/Q复数输入转换为两个 独立的ADC以实现系统对准。

为了对系统中的通道进行幅度对齐和幅度变平，宽带 线性调频波形加载到每个发射通道中，使其包含 系统I/Q带宽内的所有频率。这允许用户 确定系统内所有频率的频率误差响应 数据速率。在此之后，在抽取时获得基线数据捕获 I/Q 数据速率。对于本文中的结果，ADC采样率为4 GSPS和 采用250 MSPS的I/Q数据速率。因此，每个发射NCO频率是 设置为 2.7 GHz，由于频率原因，每个接收 NCO 频率设置为 1.3 GHz 从第二个奈奎斯特向下折叠到第一个奈奎斯特。基线数据 使用 MATLAB 系统接口捕获，幅度和相位误差 计算每个通道相对于增益平坦的响应 Rx0 使得所有接收通道接收的最大值是理想的 在整个I/Q频段接收输入。图 6 显示了相位和 系统中 16 个接收通道中 4 个的幅度误差响应。注意 从图6左侧开始，NCO相位偏移倾向于主要校正 每个接收通道的相位误差，但从右侧可以观察到 图6，系统中仍然存在幅度误差。其余 12 个接收 通道具有类似的错误响应。另请注意，不仅接收 振幅与Rx0不相同，但没有振幅平坦度也很差 使用额外的校准技术。这些异常是故意的 在ADC前端网络中引入使用模拟滤波器，以便演示幅度平坦度和均衡。®

图6.每个通道相对于增益平坦Rx0的相位/幅度误差响应有助于确定pFIR滤波器设计。

因此，提高幅度对齐和幅度平坦度，实值 96抽头任意幅度和相位pFIR基于每个通道相对于增益平坦Rx0的复值误差响应而设计。 注意使pFIR设计算法更重视误差 目标较窄I/Q频带的响应。然而，完整的pFIR设计 覆盖更广泛的全速率ADC奈奎斯特区，以及 250 MHz子带被迫进入单位通带响应。因此，为此 文章，以接收NCO频率（1.3 GHz）为中心的250 MHz子频段 pFIR设计的权重高于奈奎斯特的其余部分 区。这些pFIR使用DSP中的滤波器设计功能进行设计 MATLAB 中的系统工具箱，但也可以采用类似的算法 在现场系统的硬化数字电路中。图 7 显示了设计 96抽头pFIR滤波器，用于本示例中使用的16个接收通道中的两个 品。其余14个接收通道的pFIR设计类似。图8 显示了整个奈奎斯特的设计pFIR幅度和相位响应 子阵列中所有 16 个接收通道的区域。

图7.独立的96抽头pFIR设计用于在整个子阵列上提供增益平坦化和幅度对齐。

图8.为所有接收通道设计的pFIR频率响应显示了每个通道应用的校准响应。

t 需要注意的是，pFIR 设计算法通常在 0 到 1 之间的连续值系数空间上进行设计。然而 硬件要求将这些连续值的系数量化，并且 强制在系统上可用的特定位宽内。该系统使用 改变pFIR系数空间的位宽，使得某些系数 16 位，其他是 12 位，还有一些只有 6 位。此外，12 位 系数必须位于 16 位系数旁边。从中可以看出 图 7 中的系数值，只有较大的系数需要 16 位，而较小的系数只需要 6 位。但是，任何 量化理想滤波系数时，引入量化误差， 并注意尽量减少本文的量化误差，以便 设计的系数仍然适合可用的系数空间。

执行量化后，将pFIR系数加载到每个 借助应用程序编程接口 （API） 功能的通道 与数字化仪 IC 一起提供。本文使用串行外设接口 （SPI） 通过 API 进行通信，以修改每个通道的系数。然而 也可以使用专用的通用输入/输出 （GPIO） 信号 如果需要，可以更快地在不同的系数库之间切换。

最后，在pFIR处于以下条件时获得后续接收数据捕获 能够分析pFIR设计的有效性。图 9 的顶部显示了 启用 pFIR 之前的结果。请注意，在幅度均衡步骤之前，16 个接收通道具有不同的幅度和相位 感兴趣的频率。另请注意，八个接收通道具有不同的 振幅平坦度响应比其他八种响应。但是，在设计之后 并为每个接收通道启用 pFIR，如 图9底部，所有接收通道的幅度在I/Q带宽上标称幅度均衡、幅度平坦化和相位对齐。 额外的幅度和相位均衡改进可以通过以下方式进行 更精细的pFIR设计，但这超出了本文的范围。

图9.为每个接收通道实施pFIR可改善相对于Rx0的幅度均衡和幅度平坦度。

数字化单元资源消耗与 FPGA 资源消耗

如前所述，片内硬化pFIR存在于ADC数据路径之前 抽取阶段。这些 pFIR 为用户提供了重要的应用 所展示的灵活性，但 pFIR 还允许开发人员显著 由于功能卸载到数字化IC本身，减少了FPGA资源。这 显而易见的问题变成了：为什么要在数字化IC上使用硬化的pFIR 而不是在 FPGA 上的硬件描述语言 （HDL） 结构中？这 可以分为几个部分回答：资源减少、设计复杂性和 功耗。

无论重点领域如何，减少资源都是一个重要的话题。在以下情况下： 数字化IC，硬化的pFIR模块已经创建并放置。在一个 FPGA，FIR 滤波器可以由包含特定 FPGA 结构的 DSP 切片构建 用于 DSP 功能的组件。FPGA DSP 切片不同于传统的逻辑门（如触发器），并计入 FPGA 资源利用率 分别。确定是否应在数字化中使用 pFIR IC 或 FPGA，FPGA 的利用率 — 特别是 DSP 切片利用率 百分比 – 变得至关重要。作为比较，所选的VCU118 平台包含一个由 6840 组成的 XCVU9P Virtex Ultrascale+ Xilinx FPGA 数字信号处理器切片。虽然这是一个相对大量的DSP切片，但 在确定要有多少个滤波器时，还必须考虑通道 放置在织物中。®®®

为此，必须知道滤波器所需的输入采样率。表 1 显示 合成FIR设计时所需的估计资源数量 在 FPGA 上，用于映射到潜在数字化 IC 数据路径的多个用例 配置。每个筛选器的估计资源数来自 赛灵思LogiCORE处理器™IP FIR 编译器 7.2 块摘要。要查看此摘要， 在简化的 MicroBlaze 设计中添加了一个滤波器，如图 10 所示，即 在赛灵思 Vivado 中创建®™设计套件 2018.2。250 MSPS和1 GSPS费率 是 FIR 将使用来自 转换器，而 4 GSPS 情况假设数据输入未抽取 直接从转换器。每个FIR滤波器以250 MHz运行，以模拟 如果FIR滤波器位于基带数据路径中并且包含 96 个 16 位可重载系数。

远红外输入采样率 FPGA 中每个滤波器的 DSP 切片数 FPGA 中所需的滤波器 FPGA 中所有滤波器的总 DSP 切片数 XCVU9P的利用率（共6840个DSP切片）（%） 250兆赫 96 32 3072 45 1千兆赫 384 32 12288 180 4千兆赫 1536 16 24576 359

图 10.在FPGA中实现了具有一个FIR滤波器的MicroBlaze设计示例，以确定资源利用率。

考虑到 XCVU9P FPGA 的利用率百分比，很明显 必须使用更大的FPGA，例如XCVU13P（具有12，288个DSP切片）来 包含所需的所有筛选器。对于 4 个 GSPS FIR 滤波器，至少有两个 XCVU13P设备需要共享所有过滤器的资源负载， 这反过来又推高了设计成本。相比之下，所需的所有过滤器 强化DSP pFIR实现中使用的所有16个通道在 本文前面的部分完全包含在数字化IC中 自己实现一种不太复杂的系统设计方法。

FPGA 内部 FIR 的另一个主要问题是与高 DSP 切片资源利用率相关的设计复杂性。考虑如何构建筛选器。 在硅上，滤波器的设计固定在芯片中的单个位置，但 系数和权重可以通过数字方式改变，从而产生相对静态的 实现。在FPGA结构中，FIR滤波器设计路由这些DSP切片 在芯片的各个区域。这意味着随着过滤器的增长或变化， FPGA 的更多区域被消耗，DSP 切片之间的路由连接 变得越来越具有挑战性。其次，其余部分的路由 FPGA设计可以通过扩展FIR滤波器设计来损害，这可能会使 在某些情况下，时序关键路由即使不是不可能，也很困难。

数字化元件功耗与 FPGA 功耗

转换器采样速率提高和多通道集成的一般行业趋势通常会导致系统架构师分析系统功耗 在整体设计中实现DSP模块时的功耗。历史 这些DSP模块已通过使用可编程逻辑实现， 例如在 FPGA 中找到的。但是，实现可配置块 在FPGA中，通常会产生过多的整体系统功耗。

为了尝试直接比较两个系统，几个简单的参考设计 为VCU118创建，用于确定基于FPGA的滤波器方法在现实场景中功耗的相对差异。VCU118 是 之所以选择它，是因为当时它直接拥有所有评估系统中最多的DSP 由赛灵思提供和支持。基于 VCU118，两个 Vivado 项目分别是 为每个FIR输入采样率创建：一个带滤波器，一个不带滤波器。为 在 250 MHz 和 1 GHz 的情况下，设计中插入了 8 个 FIR 滤波器 类似于图 10 所示。在4 GHz情况下，只有两个FIR滤波器 由于资源利用率高而插入设计中。每个过滤器都使用 输出 Xilinx LogiCORE DDS 编译器 6.0 模块，以确保使用有效数据。 同样重要的是要注意，在合成后检查了RTL以验证 过滤器保留在设计中，确保它们没有被优化掉。 在每个采样率的第二个设计中，滤波器被移除，但所有 其他 IP 块仍然存在。

一旦实施，设计就启动了，电流测量 用于创建相对功率增量，以隔离 过滤器。滤波器的电流消耗可以在表2中每个滤波器列的测量功率下看到。然后，所有滤波器的总功耗为 使用为设计中有限数量的滤波器收集的数据进行外推 （8 个滤波器用于 250 MHz 和 1 GHz，两个滤波器用于 4 GHz）。这个三角洲是 用于扩展到不同配置的基本比较单位 VCU118无法实现，但数字化仪IC可以实现。这 作者认为这对FPGA是相对公平的，或者可能对FPGA有利。 因为实际系统的功耗不太可能线性扩展。最后，结果 与各种滤波器实现的功率估计值进行比较 由 Xilinx 功率估算器 （XPE） 工具生成。3功率估算 远高于外推结果，但这可能解释了 由于利用率提高，功率非线性增加。

远红外输入采样率 FPGA 中所需的滤波器 每个滤波器的测量功率（FPGA）（W） FPGA 中所有滤波器的计算功耗 （W） FPGA 中每个滤波器的功率消耗（W）（来自 XPE 工具） FPGA 中所有滤波器的最差情况总功率 （W）（来自 XPE 工具） 在数字化仪IC中使用硬化DSP测量的每个滤波器的功率（W） 在数字化仪IC中使用硬化DSP测量的所有滤波器的功率（W） 250兆赫 32 0.75 2.40 0.391 13 X X 1千兆赫 32 0.22 7.04 1.564 50 X X 4千兆赫 16 0.81 12.96 6.254 100 0.405 6.48

为了比较FPGA中FIR与硬化pFIR的功耗 数字化仪IC，将简单滤波器设计的测量结果与 使用硬化pFIR的多通道系统的实际电流消耗 数字化仪 IC 上的 DSP 模块。包括所有前端网络和时钟 电路，使用数字化仪IC平台的总系统功耗 未启用硬化 pFIR 约为 98.40 W。当所有16个硬化pFIR都启用时，使用数字化仪的总系统功耗 IC平台约为104.88 W。因此，功耗增量 多通道平台中使用的硬化pFIR的总功率约为6.48 W 用于数字化 IC 系统上的所有 16 个接收通道。硬化的 pFIR 是 直接从ADC接收数据，并且必须以ADC采样速率（4 GSPS）运行 对于这一代人。

但是，将这种功耗与消耗的功耗进行比较，就好像有 是 16 4 GSPS FPGA FIR 有点不合理，因为资源利用率 对于单个 Virtex Ultrascale+ 系列 FPGA 来说，这是不可能的高。因此， 将 250 MSPS 速率的 FPGA FIR 与硬化的 4 GSPS pFIR 进行比较，具有 表2和图11显示了32个FPGA FIR的功耗 （16 I FIR 和 16 Q FIR） 为 2.40 W。FPGA 中的滤波器运行了 16× 更多 比那些在硬化数字化仪IC DSP块中慢，但FPGA仍然 功耗是硬化数字化仪IC的0.37×。比较 32 个 1 GSPS FPGA FIR 到硬化的 4 GSPS pFIR，FPGA FIR 绘制 7.04 W（已经比硬化的pFIR更高的功耗） 同时运行速度比硬化的 pFIR 慢 4×。比较 16 4 GSPS FPGA FIR 到 16 个强化的 4 GSPS pFIR，FPGA 消耗的功率是 2× 使用此系统配置。综上所述，图11显示，数字化IC中硬化pFIR的功耗小于相应的 FPGA FIR 滤波器。此外，硬化的pFIR降低了FPGA的利用率。 DSP切片，这反过来又降低了设计的复杂性并降低了 总功耗。使用更高速率的滤波器还可以打开更多的宽带 可能无法将数据速率降低到250 MSPS滤波器的用例。

图 11.数字化仪 IC 内的硬化型 DSP 模块可改善系统级功耗。

要考虑的最后一个因素是在 数字化仪IC等器件AD9081过度依赖FPGA资源。利用 在许多应用中，16个通道可能只是最终系统的一个小子阵列。 对于利用强化型DSP的系统集成商（如AD9081），他们 将拥有更灵活的大规模解决方案，以及更简单的信号 链与通过添加 FPGA 扩展后端处理相比 资源。作者主要考虑的是具有中心系统的系统 处理模型，其中所有数据最终必须收敛到单个FPGA，用于 这个论点。在这种情况下，添加更多具有内置滤波功能的数据转换器 当您扩展通道时，将需要更多的 SERDES 通道，但它在架构上是 易于管理，因为不需要更多的FPGA资源。没有这些 强化的DSP功能，系统集成商将需要将多个FPGA连接在一起，以便为同一应用提供必要的资源， 这引入了大量的复杂性。

结论

图中显示了使用集成在单片数字化元件IC中的DSP模块的系统，具体示例表明这些数字模块 模块可以提供所需的多通道幅度和相位均衡 相控阵、雷达、卫星通信和电子战应用。一种使用pFIR数字滤波器和DUC/DDCNCO相位偏移的方法显示 无需即可实现多通道宽带均衡 用于在 FPGA 中合成的这些 DSP 模块。用于此的系统 演示如图 12 所示，称为四通道 MxFE 平台4和 可从ADI公司购买。具体而言，AD9081 MxFE IC 已被用作子阵列设计的骨干。示例 HDL， MATLAB 脚本和用户文档可在ADQUADMXFE1EBZ产品上找到 维基页面（ADI公司2020）。16 发送/16 接收校准板 （ADQUADMXFE-CAL） 也可供购买。仪器仪表和5G市场也可能有兴趣将这些技术用于子阵列测试。 以及测量或基站开发。

审核编辑：郭婷