半导体发展过程中的“小”与“大”

“缩小”与“扩展”这两个词在半导体领域非常常见。或许你曾看到过关于晶体管缩小的行业新闻，描述这些近乎纳米级的元器件如何变得更小，甚至降到原子级尺寸。又或许，你曾听人提及存储容量的扩展，让我们钟爱的移动设备能保存更多高清视频。无论何种情形，“缩小与扩展”几乎总是等同于半导体行业的进步和发展。

这个过程是通过缩小器件体积，向三维空间扩展，以及引入新材料和创新架构来实现的，这些技术进步造就了我们今天生活的数字时代。多年来，“缩小与扩展”推动了设备的发展，显著地改变了我们日常生活的方方面面，让大量数字信息触手可及。

晶体管 –> 小

业界对半导体尺寸缩小的现象有个非常著名的描述：摩尔定律。摩尔定律原本是一种经济学的观测，预测芯片元器件密度将每两年翻一番。光刻和等离子刻蚀能够在晶圆表面定义图案，并将其转移到底层材料中，几十年来，业界通过这两种工艺的进步，缩小了关键元件的尺寸，确保行业的发展符合摩尔定律的描述。特征尺寸（Critical Dimension）往往指晶体管栅极长度尺寸，例如，0.5 µm的技术节点对应了0.5 µm栅极长度的晶体管。多年来，技术节点的定义已延伸，如今更多指代某一代（generation）半导体，而不是某一种特征尺寸的度量。尽管技术节点的定义有所变化，不变的是，我们对技术节点发展的期待——这将带来器件性能与功率效率的提升以及制造成本的降低。

当技术节点发展至20 nm左右，高性能晶体管的进一步缩小开始受限。在不引发其他问题的情况下，行业无法实现平面晶体管的横向缩小，这也使工程师们开始将目光投向其他的晶体管设计。三维finFET（鳍型FET）的几何结构能使主要的晶体管元器件高于硅晶圆表面，就像长在两侧的鱼鳍一样。这种结构能在不缩减晶体管通道容量的同时缩小器件体积。finFET的发展缩小了横向尺寸，以增加单元器件密度，并通过增加“鳍”的高度提升器件性能。

为了让晶体管进一步缩小，制造更高性能、更低功耗及更低成本的器件，工程师们将硅与锗合铸成合金，但要使finFET技术突破5nm节点，可能还需添加新材料才能实现。此外，堆叠纳米薄片和纳米线等全新架构也可能是解决晶体管尺寸问题的方案。但几乎可以肯定的是，这些结构的生产制造将会更多地应用原子层沉积和刻蚀工艺来减小尺寸。

互连金属线 –> 小

由于晶体管尺寸缩减，在多层互连堆叠的整个高层架构中用来连接各晶体管的金属线也必须缩小尺寸。经过几代半导体器件的发展，这些区域互连变得越来越窄、越来越紧密，以至于现在常用的铜互连想要实现进一步的尺寸缩小已困难重重。例如，线宽或线高的进一步缩减将会大幅增加导线电阻。目前，包覆互连金属线的阻挡层和衬垫层的电阻率相对较高，所需空间较大，制造商期望通过将新型材料应用于阻挡层或衬垫层来缩减该空间。另一种方法是用其他不需要阻挡层的金属替代铜或掺入铜中形成合金。

存储器容量 –> 大

不同于常见的存储结构，3D NAND存储容量的增长采用了增加纵向层数的方法。在3D NAND存储结构中，单元密度直接随堆叠层数增加而增长。早期的3D NAND结构由24层（每层包括一对氧化物和氮化物层）构成，如今，96层结构已量产，更高层堆叠也即将被实现。3D NAND结构中的每一层必须高度均匀、平滑，并能有效附着下一层。随着层数增加，这些挑战变得愈趋困难。

增加层数可以实现3D NAND容量的持续增长，但也会使高深宽比存储孔刻蚀、阶梯定义和字线钨填充等这些后续处理步骤愈发复杂。不断变长的通道将最终受限于电子迁移率，影响器件性能。目前，工程师正在着力确保关键的沉积和刻蚀工艺可支持未来的存储器制造。

结论

芯片可以说是目前为止人类设计与制造出的最复杂的元器件，是长达数十年半导体的“缩小与扩展”的直接成果。横向缩小和纵向扩展器件带来的性能与成本优化需要半导体制造设备的重大进步，以及设备供应商和芯片制造商之间的紧密合作。

半导体的“缩小与扩展”改变了我们工作、娱乐、交通和通信的方式，我们期待，创新的步伐能沿着“延续摩尔定律”（More Moore）的方向继续下去。此外，将不同技术集成到多种架构和系统中的“超摩尔定律”（More than Moore）则为半导体行业的发展铺就了另一条道路。我们需要更快、更强大、更丰富的功能来推动世界变得更加智能和互连，而这些功能将通过“延续摩尔定律”（More Moore）和“超摩尔定律”（More than Moore）来实现。

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