PATHPULSE
PATHPULSEPERCENT
ABSOLUTE Delays
INCREMENT Delays
Delay Definition Entries
ABSOLUTE and INCREMENT delays都采用同样的Delay Definition结构,其结构语法如下:
Specifying Delay Values
Delay Values在delval_list里面指定,最多一共有12个小括号,每个小括号里面有3个值,用”:”隔开,分别代表minimum、typical、maximum的延时值;在delval_list里面包含如下情况: 若12个delval值都指定了,那么每一个delval分别代表:若2个delval值被指定,第一个delval代表01(“rising”)延时值,第二个delval代表10(“falling”)延时值;若3个delval值被指定,第一个delval代表01(“rising”)延时值,第二个delval代表10(“falling“)延时值,第三个delval代表-Z(“Z transition”)延时值;若6个delval值被指定,那么它们分别代表01、10、0Z、Z1、1Z、Z0;举例说明,如下,IO PATH有6个delval值被指定:但0-1, 1-0的延迟都缺省,后面四个括号分别对应0Z、Z1、1Z、Z0,这种语法SDF3.0是支持的,annotator工具反标的时候就不会替换verilog specify的0-1, 1-0转换延迟值。
Input/Output Path Delays
如下,port_spec是输入/双向IO,可以有edge identifier。
port_instance是输出/双向IO,不能有edge identifier。
Conditional Path Delays
语法如下,QSTRING作为Condition Labels是可选的。
特别需要注意的是,在none of the conditions specified for the path in the model are TRUE but a signal must still be propagated over the path,因此,CONDELSE可以用来指定条件脱靶的情况:CONDELSE ( IOPATH port_spec port_instance delval_list )
Condition Labels
QSTRING作为Condition Labels是可选的,有些EDA工具反标的时候可能会用Condition LabelsName进行占位。
Output Retain Delays
输出端口output/bidirectional port的数据在输入发生变化后保持的时间,通常发生在memory/register file的数据选择端/地址端到数据输出端的路径。
第一个delval(4,5,7)是rising trigger情况下的do,从0到X的延时;
第二个delval(5,6,9)是falling trigger情况下的do,从1到X的延时;
Port Delays
Interconnect Delays
Device Delays
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