引 言 说起传统封装，大家都会想到日月光ASE，安靠Amkor，长电JCET，华天HT，通富微电TF等这些封装大厂OSAT；说起先进封装，当今业界风头最盛的却是台积电TSMC，英特尔Intel，三星SAMSUNG等这些顶尖的半导体晶圆厂IC Foundry，这是为何呢？如果你认为这些半导体晶圆大佬们似乎显得有些”不务正业”？那你就大错特错了！传统封装的功能主要在于芯片保护、尺度放大、电气连接三项功能，先进封装和SiP在此基础上增加了“提升功能密度、缩短互联长度、进行系统重构”三项新功能。请参看：SiP的三个新特点正是由于这些新特点，使得先进封装和SiP的业务从OSAT拓展到了包括Foundry、OSAT和System系统厂商。Foundry由于其先天具有的工艺优势，在先进封装领域可以独领风骚，系统厂商则是为了在封装内实现系统的功能开始重点关注SiP和先进封装。 
Wafer最初仅用在芯片制造上，作为集成电路生产的载体，在Wafer上进行光刻、刻蚀、气相沉积、离子注入、研磨等工序，反复操作，精密控制，最终制造出集成电路芯片。
下图所示为贯穿芯片体的3D TSV 的立体示意图。
先进封装的四要素（原创）
起到了至关重要的作用。
随着工艺技术的发展，Bump的尺寸也变得越来越小，下图显示的是Bump尺寸的变化趋势。
可以看出， Bump尺寸从最初 Standard FlipChip的100um发展到现在最小的5um。
那么，会不会有一天，Bump小到不再需要了呢？
确实有这种可能，TSMC发布的SoIC技术中，最鲜明的特点是没有凸点（no-Bump）的键合结构，因此，该技术具有有更高的集成密度和更佳的运行性能。
详细请参看：“先进封装”一文打尽
2. RDLRDL（ReDistribution Layer）重布线层，起着XY平面电气延伸和互联的作用。
在芯片设计和制造时，IO Pad一般分布在芯片的边沿或者四周，这对于Bond Wire工艺来说自然很方便，但对于Flip Chip来说就有些勉为其难了。因此，RDL就派上用场了，在晶元表面沉积金属层和相应的介质层，并形成金属布线，对IO 端口进行重新布局，将其布局到新的，占位更为宽松的区域，并形成面阵列排布，如下图所示。
在2.5D IC集成中，除了硅基板上的TSV，RDL同样不可或缺，通过RDL将网络互联并分布到不同的位置，从而将硅基板上方芯片的Bump和基板下方的Bump连接。
在3D IC集成中，对于上下堆叠是同一种芯片，通常TSV就可以直接完成电气互联功能了，而堆叠上下如果是不同类型芯片，则需要通过RDL重布线层将上下层芯片的IO进行对准，从而完成电气互联。随着工艺技术的发展，通过RDL形成的金属布线的线宽和线间距也会越来越小，从而提供更高的互联密度。3.WaferWafer晶圆在当今半导体行业具有广泛的用途，既可以作为芯片制造的基底，也可以在Wafer上制作硅基板实现2.5D集成，同时可用于WLP晶圆级封装，作为WLP的承载晶圆。Wafer最初仅用在芯片制造上，作为集成电路生产的载体，在Wafer上进行光刻、刻蚀、气相沉积、离子注入、研磨等工序，反复操作，精密控制，最终制造出集成电路芯片。
随着先进封装技术的快速发展，Wafer的用途也变得越来越广泛。
传统封装是先进行裸芯片的切割分片，然后进行封装，而晶圆级封装WLP是在Wafer基础上先封装，然后切割分片。这就提高了封装效率，节省了成本，从而得到了广泛的应用。详细内容可参考新书《基于SiP技术的微系统》前面，我们讨论了，随着技术的发展，Bump和RDL会变得越来越细小，Bump甚至最终会消失，而Wafer则会变得越来越大，从早先的6英寸到8英寸到现在普遍应用的12英寸以及将来要广泛应用的18英寸，都体现了这样的特点，如下图所示。
下图所示为贯穿芯片体的3D TSV 的立体示意图。
TSV的尺寸范围比较大，大的TSV直径可以超过100um，小的TSV直径小于1um。
随着工艺水平的提升，TSV可以做的越来越小，密度也越来越大，目前最先进的TSV工艺，可以在芝麻粒大小的1平方毫米硅片上制作高达10万~100万个TSV。
和 Bump以及RDL类似，TSV的尺寸也会随着工艺的提高变得越来越小，从而支撑更高密度的互联。
总 结RDL，TSV，Bump，Wafer是先进封装的四要素，任何一款封装，如果具备了四要素中的任意一个，都可以称之为先进封装。在先进封装四要素中，Wafer是载体和基底，RDL负责XY平面的延伸，TSV负责Z轴的延伸，Bump负责Wafer界面间的连接和应力缓冲。
转载：全栈芯片工程师
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