芯片是一个庞杂的系统,体量分布非常宽泛,从百十个gate的数模混合芯片(譬如:PMU,sensor等等)一路到上百亿门的复杂高端数字芯片(譬如:苹果Axx, 麒麟:9xx,联发科:天玑系列抑或各个巨大无比的NP网络芯片等等)
同样的芯片,也可以从不同维度进行区分,譬如:逻辑功能分类(core,peripheral,interface 等等),门级功能分类(寄存器,组合逻辑,存储器,phy等等)。
这里,就一起来从芯片的门级功能展开说起,一起来看看片上存储的细节和生成实践,本系列分为上,中,下三部分,这一篇是开篇,一起走就片上存储的世界。
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芯片片上存储分类
为了配合芯片的功能和应用,对于数据存储会有非常多的使用场景,通常可以用下列表格进行描述
对于大型芯片而言,以上种种可能都会用到,但是最普遍,占比最大的还是第一类,这里使用下表对三种存储方式各自的特点进行一个拆解
可以看到,通过上表比较,对于大型的存储需求,以及从简单易用角度而言,SRAM是此类场景的不二之选
SRAM的存储结构
SRAM的核心存储器件,通常被称为bit cell。具体如下图所示
可以看到,外部逻辑通过控制信号:BL(BitLine)和WL(WordLine)对bit cell进行写入和读取,这也就是通常所说的六管结构,由四个NMOS和两个PMOS组成
写操作
先把需要写入的数据加载到BL上,如果是准备写入逻辑‘1’,那么就先在BL上就置成逻辑‘1’,~BL置成逻辑‘0’在WL上置成逻辑‘1’,这样通过选通M5/M6,对应的逻辑写到了Q和~Q上,这样就完成了逻辑‘1’的写入
对于逻辑‘0’的写入方式类似读操作预充电到BL/~BL端到高电平然后把WL置高,从而打开M5/M6,如果Q=“1”,则晶体管M1导通,~BL会被拉低到低电平对于另一侧,因~Q=“0”,晶体管M4和M6导通,通过VDD将BL拉到高电平
这样就完成了将逻辑1读取到了BL上
对于逻辑‘0’的读取方式类似对于bit cell而言,在在同一种工艺下,不同功能的bit cell大小或有不同,这里以TSMC 7nm的memory bit cell为例![芯片片上SRAM存储概略及生成使用实践 (上)-sram芯片特点4 芯片片上SRAM存储概略及生成使用实践 (上)-sram芯片特点4](https://ebaina.oss-cn-hangzhou.aliyuncs.com/wechat-official-crawl/2022-03/164860201258147.jpg)
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可以看到,竖长的SRAM拦腰被折成两半,并排分布,有效的降低了SRAM的高度。
用户通过使用CM=2,相应的也增加CM decoder部分组合逻辑。一个简单的换算公式如下:Depth * Width = (Depth/2) * width + (Depth/2) * width地址线的部分(高位)会直接参与CM的译码,从而可以2的幂次方的折叠方式有效降低SRAM的高度。同样也会由于bitcell更为聚集,接口时序也会有相应的提升,对应的面积增长(CM decoder)在大规模SRAM下的影响,可以忽略不计。本章词汇
【敲黑板划重点】
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参考资料
Neil H.E. Weste • David Money Harris CMOS VLSI Design – A Circuits and Systems PerspectiveTSMC TSMC N7 SRAM Compiler Databook喜欢文章的小伙伴,点赞加关注吧!
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